大家好，這里是大話硬件。

在前面文章中提到，SDRAM最小存儲(chǔ)單元是一個(gè)晶體管和一個(gè)電容，下面具體分析一下這些存儲(chǔ)單元到底是如何構(gòu)成SDRAM。

首先介紹矩陣陣列式結(jié)構(gòu)，每個(gè)存儲(chǔ)單元被固定在由word line 和bit line組成的矩陣陣列中。

當(dāng)word line有效時(shí)，這一行的晶體管的全部打開；當(dāng)bit line 有效時(shí)， 這一列的晶體管全部和bit line連通。通過坐標(biāo)（行，列）就能把對(duì)應(yīng)存儲(chǔ)單元的電荷轉(zhuǎn)移到bit line上。

矩陣式的架構(gòu)，讀寫數(shù)據(jù)原理和我們熟知的矩陣鍵盤原理類似。

除了矩陣式排布的結(jié)構(gòu)，還有另外一種雙Bit line 的架構(gòu)。如下圖所示。其中N線上電壓作為參考，連接放大器一端，P線連接晶體管，來檢測(cè)電荷變化。

這種架構(gòu)相比矩陣式的多了bit line，相對(duì)更復(fù)雜，但是它的抗干擾性能得到了增加。在芯片內(nèi)部有很多噪聲，外部產(chǎn)生的干擾通過對(duì)稱的兩根線就能得到抵消。因此，這種結(jié)構(gòu)具有非常好的抗共模噪聲能力，更有可能在實(shí)際產(chǎn)品中使用。

采集bit line上信號(hào)變化的放大器是差分放大器，在矩陣式的結(jié)構(gòu)中，放大器的參考端往往離bit line 非常遠(yuǎn)，很容易會(huì)受到干擾。所以bit line只能看成是單端信號(hào)。但是在雙bit line的架構(gòu)中，參考線和實(shí)際的位線（bit line）是并排走線，此時(shí)bit line 就可以看成是差分信號(hào)。差分線最大的優(yōu)勢(shì)就是抗干擾

本來SDRAM內(nèi)部存儲(chǔ)單元電容只有不到30pf，這么小的電容，電壓變化非常容易被淹沒在噪聲中。因此，雙bit line的架構(gòu)對(duì)讀取數(shù)據(jù)準(zhǔn)確性比單bit line有更好的保障。

下圖是bit line上連接放大器拓?fù)洹?/span>感知放大器是一個(gè)差分放大器。BL和BL# 是上面圖中bit line P端和bit line N端。

在讀數(shù)據(jù)時(shí)，流程如下：

（1）先將各線上的電壓進(jìn)行設(shè)定，BL=BL# =1/2 VCC，SAP =0  SAN=1/2 VCC ，此時(shí)差分放大器處于默認(rèn)狀態(tài)。

（2）打開word line 開關(guān)，存儲(chǔ)單元中的電荷就會(huì)加到BL或者BL# 上，如果此時(shí)存儲(chǔ)單元為0，word line打開正好是BL上存儲(chǔ)單元，SAN電壓會(huì)從1/2VCC變?yōu)?，此時(shí)連接BL的MOS管就會(huì)導(dǎo)通，將BL拉向0電平。

（3）SAP會(huì)因?yàn)镾AN為0，SAP會(huì)變?yōu)閂CC，同時(shí)將連接BL# 的MOS管打開，使BL# 的電平變成了VCC電平。

如果存儲(chǔ)單元是1，則同理可以得到SAN是VCC，而SAP是0。

從上面分析可以看出，存儲(chǔ)單元很小的電荷變化，經(jīng)過放大器放大后，變成了VCC幅值大小的電平變化，更加容易被后面的電路進(jìn)行檢測(cè)和識(shí)別。