AEC-Q100文件，是芯片開展車規(guī)等級(jí)驗(yàn)證的重要標(biāo)準(zhǔn)和指導(dǎo)文件。
E組驗(yàn)證是ELECTRICAL VERIFICATION TESTS電氣特性驗(yàn)證測(cè)試
本文將重點(diǎn)對(duì)E組的第4項(xiàng)LU ---- Latch-Up閂鎖測(cè)試項(xiàng)目進(jìn)行展開討論。
AEC Q100 E組驗(yàn)證4-12項(xiàng)內(nèi)容
先介紹一下什么是Latch Up
Latch up 最易產(chǎn)生在易受外部干擾的I/O電路處, 也偶爾發(fā)生在內(nèi)部電路。
Latch up 是指cmos晶片中, 在電源power VDD和地線GND(VSS)之間由于寄生的PNP和NPN雙極性BJT相互影響而產(chǎn)生的一低阻抗通路, 它的存在會(huì)使VDD和GND之間產(chǎn)生大電流。
Latch-up產(chǎn)生機(jī)制
(i)輸入或輸出電壓（I/O的信號(hào)）高于VDD電壓，芯片產(chǎn)生大電流，導(dǎo)致latch-up;
(ii)ESD靜電加壓，可能會(huì)從保護(hù)電路中引入少量帶電載流子到阱或襯底中，導(dǎo)致latch-up
根據(jù)如上描述，可以看出Latch Up對(duì)于電路的風(fēng)險(xiǎn)是很大的，所以我們需要對(duì)芯片進(jìn)行LU的驗(yàn)證。
LU - Latch Up - 閂鎖測(cè)試
表格中信息介紹和解讀
表格中的信息給出，LU的分類是E4，Notes中包含了H、P、B、D，也就是說要求密封器件、塑封器件、要求BGA器件、破壞性測(cè)試；
需求的樣品數(shù)量是6顆/批次，抽選1個(gè)批次就可以；
接受標(biāo)準(zhǔn)是0失效；
測(cè)試方法是AEC Q100-004文件，這是AEC Q100文件的第4個(gè)附件。
附加需求：
有關(guān)如何執(zhí)行LU測(cè)試的詳細(xì)信息，請(qǐng)參見附件004的過程。
LU前后要在室溫和高溫下進(jìn)行TEST測(cè)試。
AEC Q100-004 REV-D IC LATCH-UP TEST
在AEC Q100認(rèn)證的IC器件上進(jìn)行的所有栓鎖測(cè)試都應(yīng)符合最新版本的JEDEC EIA/JESD78規(guī)范，并具有以下說明和要求(后面列出的節(jié)號(hào)對(duì)應(yīng)于JEDEC規(guī)范)。
執(zhí)行JEDEC - II等級(jí)認(rèn)證
所有AEC Q100-004認(rèn)證測(cè)試都應(yīng)在被測(cè)器件的最高環(huán)境工作溫度(JEDEC - II類)下進(jìn)行。
閂鎖測(cè)試流程介紹
產(chǎn)品有時(shí)會(huì)對(duì)I-Test的脈沖非常敏感，產(chǎn)生類似eos的故障點(diǎn)。E-test模式提供了另一種方法來評(píng)估器件的輸入或輸出，而不會(huì)導(dǎo)致類似eos的“問題”。使用電壓觸發(fā)(E-test)閂鎖測(cè)試被認(rèn)為是普遍接受的。具體E-test參數(shù)見表2A。
總結(jié)
LU測(cè)試內(nèi)容并不復(fù)雜，就是模擬造成產(chǎn)品的閂鎖故障隱患，確保產(chǎn)品的品質(zhì)。
該項(xiàng)測(cè)試需求樣品數(shù)量少，測(cè)試時(shí)間短，基本上各個(gè)實(shí)驗(yàn)室都具備此項(xiàng)測(cè)試的能力。
本文對(duì)AEC-Q100 E組的第4項(xiàng)內(nèi)容LU進(jìn)行了介紹和解讀，希望對(duì)大家有所幫助。
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