問題：調試時IC較燙，很容易跑到不可接受的溫度，測試發(fā)現(xiàn)FET的電流前沿尖峰很大，雖然IC具有
電流前沿消影功能，但是這個尖峰帶來了巨大的開關損耗，導致IC發(fā)熱
原因：分析和仿真發(fā)現(xiàn)Flyback變壓器的原邊分布電容Cp是引發(fā)FET電流前沿尖峰的主要原因
我嘗試了許多繞線工藝已減小變壓器分布電容Cp,但是效果不明顯，各位網友幫我看看有什么好的
對策沒有, 波形見附件
大家過來看看如何解決：Flyback 原邊電流前沿尖峰很大
最近用一顆集成了高壓FET的PWM IC做了一個30W左右的輔助電源，F(xiàn)lyback DC-DC,峰值電流模式
問題：調試時IC較燙，很容易跑到不可接受的溫度，測試發(fā)現(xiàn)FET的電流前沿尖峰很大，雖然IC具有
電流前沿消影功能，但是這個尖峰帶來了巨大的開關損耗，導致IC發(fā)熱
原因：分析和仿真發(fā)現(xiàn)Flyback變壓器的原邊分布電容Cp是引發(fā)FET電流前沿尖峰的主要原因
我嘗試了許多繞線工藝已減小變壓器分布電容Cp,但是效果不明顯，各位網友幫我看看有什么好的
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問題：調試時IC較燙，很容易跑到不可接受的溫度，測試發(fā)現(xiàn)FET的電流前沿尖峰很大，雖然IC具有
電流前沿消影功能，但是這個尖峰帶來了巨大的開關損耗，導致IC發(fā)熱
原因：分析和仿真發(fā)現(xiàn)Flyback變壓器的原邊分布電容Cp是引發(fā)FET電流前沿尖峰的主要原因
我嘗試了許多繞線工藝已減小變壓器分布電容Cp,但是效果不明顯，各位網友幫我看看有什么好的
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@deep_thought
你的電流取樣電阻是有感的,最好用無感;有感電阻會影響效率,最好用電流探頭觀察電流波形.看起來FET的關斷很慢啊,甚至看不到漏感引起來的尖峰電壓.DUTY可能有點偏小.Cp的大小可以由波形后面的自由振蕩頻率和初級電感算出來,一般幾十PF是正常的,初級分段繞可以減少Cp.
電阻用的是0.51 OHM的普通碳膜電阻，幾nH的寄生電感有影響但是不會引起這么大的spike
RCD的電阻我用的比較小，所以關斷時看不到明顯的VDS尖峰
Cp從DCM震蕩波形來看大約在幾十nF,比較大，我也嘗試過了初級繞組分開繞，一半繞在內層，一半繞在最外層
但是效果還是不明顯
RCD的電阻我用的比較小，所以關斷時看不到明顯的VDS尖峰
Cp從DCM震蕩波形來看大約在幾十nF,比較大，我也嘗試過了初級繞組分開繞，一半繞在內層，一半繞在最外層
但是效果還是不明顯
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@powercheng
1.占空比偏小，再算算變壓器看看。2.漏極加磁珠3.變壓器什么繞法？是否三明治？4.MOSFET上SNUBBER是RCD嗎？取值分別多少？R幾個歐姆就好了。電容也不要太大。5.輸出整流二極管有吸收電路么？
謝謝各位的建議
1、目前的Duty大約在26%，為了防止次諧波震蕩，我的Dmax=0.45，以上波形并非低壓滿載的情況
2、RCD是配合漏感去設計的，RCD的R取值不大，為了盡量降低損耗R=40K左右，所以VDS看不到明顯的SPIKE, C=10nF
3、輸出Diode應為是DCM所以暫時沒加snubber
因為開始懷疑是Cp的影響所以沒敢用三明治繞法，現(xiàn)在看起來變壓器隨便繞也不應該出現(xiàn)這么大的分
布電容，我今天再仔細查查什么原因
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@power_delivery
謝謝各位的建議1、目前的Duty大約在26%，為了防止次諧波震蕩，我的Dmax=0.45，以上波形并非低壓滿載的情況2、RCD是配合漏感去設計的，RCD的R取值不大，為了盡量降低損耗R=40K左右，所以VDS看不到明顯的SPIKE,C=10nF3、輸出Diode應為是DCM所以暫時沒加snubber因為開始懷疑是Cp的影響所以沒敢用三明治繞法，現(xiàn)在看起來變壓器隨便繞也不應該出現(xiàn)這么大的分布電容，我今天再仔細查查什么原因
1.輸出整流二極管加SNUBBER
2.試試三明治繞法
3.試試變壓器法拉第屏蔽。
4.試著在原邊地&副邊地之間加一個Y2或者Y1電容。
2.試試三明治繞法
3.試試變壓器法拉第屏蔽。
4.試著在原邊地&副邊地之間加一個Y2或者Y1電容。
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