第2講1126003670.part1.rar1126003855.part2.rar1126003950.part3.rar

第三講1126004740.part1.rar1126004918.part2.rar1126005020.part3.rar

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第四講1126065871.part1.rar1126066029.part2.rar1126066238.part3.rar1126066415.part4.rar

第五講1126066747.part1.rar1126066915.part2.rar1126066990.part3.rar

第六講1126067637.part1.rar1126067833.part2.rar1126068023.part3.rar

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本講義介紹

當(dāng)前的數(shù)字系統(tǒng)的設(shè)計(jì)正朝著速度快、容量大、體積小、重量輕的方向發(fā)展。將電子系統(tǒng)集成在一個(gè)單片上，就構(gòu)成了系統(tǒng)芯片(System On Chip，簡稱SOC)。系統(tǒng)芯片不再是一種單一功能的單元電路，而是將信號(hào)采集、處理和輸出等完整的集成在一起。

電子系統(tǒng)設(shè)計(jì)工作人員，借助芯片制造商提供的以計(jì)算機(jī)為平臺(tái)的EDA(電子設(shè)計(jì)自動(dòng)化)工具對(duì)特殊用途芯片進(jìn)行開發(fā)、設(shè)計(jì)。其設(shè)計(jì)方法與傳統(tǒng)的數(shù)字電路設(shè)計(jì)不同，要求設(shè)計(jì)者必須掌握新的設(shè)計(jì)方法和技術(shù)。EDA設(shè)計(jì)的關(guān)鍵技術(shù)之一就是用硬件描述語言(VHDL：(Very high speed integrated circuit) VHSIC Hardware Description Language)設(shè)計(jì)數(shù)字硬件電路。EDA軟件提供從設(shè)計(jì)輸入、功能仿真、時(shí)序仿真、設(shè)計(jì)實(shí)現(xiàn)到編程下載等一套完整的設(shè)計(jì)手段。

本課程由四部分內(nèi)容組成：

第一部分為各種基本數(shù)字邏輯電路的VHDL模型建立。

第二部分為用VHDL設(shè)計(jì)組合邏輯電路、控制電路、時(shí)序電路的的方法學(xué)習(xí)。

第三部分為系統(tǒng)芯片的層次化結(jié)構(gòu)設(shè)計(jì)。

第四部分為可編程邏輯器件的發(fā)展和其結(jié)構(gòu)特點(diǎn)的了解。


第一章　緒論
第一節(jié)　微電子技術(shù)發(fā)展歷史和EDA簡介
第二節(jié)　系統(tǒng)芯片(SOC：System On Chip)與集成電路(IC：Integrated Circuit)的區(qū)別：
第三節(jié)　電子設(shè)計(jì)自動(dòng)化技術(shù)(EDA：Electronic Design Automation)和
硬件描述語言(VHDL: Very high speed integrated circuit Hardware Description Language)
第四節(jié)　可編程器件的分類
第五節(jié)　可編程器件的主要制造廠商及PLD開發(fā)系統(tǒng)

第四章　硬件描述語言
第一節(jié)　引言
第二節(jié)　VHDL的基礎(chǔ)知識(shí)
第三節(jié)　VHDL 語言結(jié)構(gòu)體的描述方式
第四節(jié)　VHDL 語言結(jié)構(gòu)體的子結(jié)構(gòu)描述
第五節(jié)　順序語句和并發(fā)語句
第六節(jié)　VHDL 中的信號(hào)和信號(hào)處理
第七節(jié)　VHDL的其它語句
第八節(jié)　多值邏輯
第九節(jié)　元件例化
第十節(jié)　配置

第五章　基本邏輯電路設(shè)計(jì)
第一節(jié)　組合邏輯電路設(shè)計(jì)
第二節(jié)　時(shí)序電路設(shè)計(jì)
第三節(jié)　存儲(chǔ)器
第四節(jié)　有限狀態(tài)機(jī)

第六章　系統(tǒng)集成芯片(SOC)的層次結(jié)構(gòu)設(shè)計(jì)
第一節(jié)　引言
第二節(jié)　數(shù)字結(jié)構(gòu)的層次結(jié)構(gòu)設(shè)計(jì)
第三節(jié)　系統(tǒng)的仿真和測試
第四節(jié)　SOC中的嵌埋式精簡指令集處理器RISC

第七章　可編程邏輯器件
第一節(jié)　概述
第二節(jié)　可編程邏輯器件的編程元件
第三節(jié)　PAL與GAL器件電路的結(jié)構(gòu)
第四節(jié)　ispLSI系列CPLD
第五節(jié)　現(xiàn)場可編程門陣列(FPGA Field Programmble Gate Array)
第六節(jié)　Virtex-I I 系列FPGA的結(jié)構(gòu)和性能
第七節(jié)　基于HDPLD的系統(tǒng)設(shè)計(jì)實(shí)現(xiàn)

第七講1126267976.part1.rar1126268231.part2.rar1126268505.part3.rar

第八講1126268962.part1.rar1126269245.part2.rar1126269433.part3.rar

第九講1126270835.part1.rar1126271142.part2.rar1126271336.part3.rar

第十講1126312334.part1.rar1126312495.part2.rar1126312608.part3.rar

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