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MOSFET管的DS上并聯(lián)電容與效率有關(guān)系嗎?

我現(xiàn)在做了一款54V升400V的移相全橋電路,輸入電壓為50A,主電路選用移相全橋,功率管選用STW120NF10(120A/100V,Rds為9m歐),現(xiàn)在一共使用了8個MOSFET,采用的兩個管子并聯(lián)的方式.主變壓器選用EE55磁性兩幅.變壓器匝數(shù)比為2:23.開關(guān)頻率66KHz.
現(xiàn)在的問題是:
    MOSFET上的關(guān)斷劍鋒比較高,Vpeak大約為90V,如在每個MOSFET0.04uF左右的電容,Vpeak大約在71V左右.但是開關(guān)管比較熱.
請教一下各位大俠:MOSFET管的DS上并聯(lián)電容與效率有關(guān)系?
   我的理解:不并電容,MOSFET的關(guān)斷損耗比較大?并電容,MOSFET的開通損耗會比較大,但是那一種會占主要的呢?謝謝!
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yuanwen
LV.4
2
2008-08-25 12:48
自己頂一下!
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evdi
LV.6
3
2008-08-25 13:28
@yuanwen
自己頂一下!
并了電容,關(guān)斷損耗就能小了嗎?
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yuanwen
LV.4
4
2008-08-25 13:57
@evdi
并了電容,關(guān)斷損耗就能小了嗎?
當(dāng)并聯(lián)了電容后,MOSFET的VDS關(guān)斷時的Vpeak由90V左右降為71V左右,而電流沒沒有什么變化,我認(rèn)為關(guān)斷損耗應(yīng)該減少.您認(rèn)為呢?
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yuanwen
LV.4
5
2008-08-25 14:14
各位高手幫我頂頂!
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jacky-li
LV.7
6
2008-08-25 14:16
@yuanwen
各位高手幫我頂頂!
ding
0
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evdi
LV.6
7
2008-08-25 17:04
@yuanwen
當(dāng)并聯(lián)了電容后,MOSFET的VDS關(guān)斷時的Vpeak由90V左右降為71V左右,而電流沒沒有什么變化,我認(rèn)為關(guān)斷損耗應(yīng)該減少.您認(rèn)為呢?
峰值電壓時降低了,因為電容充電需要時間,那么關(guān)斷時間的延長,是不是也導(dǎo)致了關(guān)斷損耗的增加?
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yuanwen
LV.4
8
2008-08-26 08:19
難道就沒有高手碰到這個問題,還是大家不愿賜教?
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yuanwen
LV.4
9
2008-08-26 08:28
@evdi
峰值電壓時降低了,因為電容充電需要時間,那么關(guān)斷時間的延長,是不是也導(dǎo)致了關(guān)斷損耗的增加?
上升的速度是變緩了,但是電流的關(guān)斷時間沒有發(fā)生太大變化(電流的下降時間主要取決于諧振電感與變壓器的漏感),電壓上升的過程中,電流已經(jīng)下降到零.該電流波形我測試過,因此我認(rèn)為關(guān)斷損耗應(yīng)該下降了不少.
     但是電容太大,MOSFET管開通時,需要經(jīng)過MOSFET將并聯(lián)電容上的能量放掉(1/2CU2),如果再乘一個開關(guān)頻率,也就是計算1s內(nèi)電容上需要通過MOSFET釋放的能量,那就比較大了.
    但有什么方法可以兼顧呢?
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2008-08-26 09:13
@yuanwen
難道就沒有高手碰到這個問題,還是大家不愿賜教?
并聯(lián)一個電容相當(dāng)于MOS管的極間電容變大,這樣開通和關(guān)斷時間就會延長,導(dǎo)致?lián)p耗增加,一般都是加RCD吸收.
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yuanwen
LV.4
11
2008-08-26 09:47
@咸菜簍子
并聯(lián)一個電容相當(dāng)于MOS管的極間電容變大,這樣開通和關(guān)斷時間就會延長,導(dǎo)致?lián)p耗增加,一般都是加RCD吸收.
我使用的電路是移相全橋電路,移相全橋很少有在DS上加RCD吸收的,加RCD是否效率更低?我的這個電源輸入是一個低壓大電流的情況.
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2008-08-26 11:41
@yuanwen
我使用的電路是移相全橋電路,移相全橋很少有在DS上加RCD吸收的,加RCD是否效率更低?我的這個電源輸入是一個低壓大電流的情況.
那吸收一般采用去磁繞組吧,有電路圖嗎?方便上傳嗎?
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yuanwen
LV.4
13
2008-08-26 14:05
@咸菜簍子
那吸收一般采用去磁繞組吧,有電路圖嗎?方便上傳嗎?
什么去磁繞組?能夠說明白一點,謝謝!
    我采用就是一個很普通的移相全橋電路,控制芯片采用的是UCC3995,由于輸入電壓很低且輸入電流很大,故沒有增加諧振電感,其變壓器的漏感足以滿足MOSFET中DS上節(jié)電容與并聯(lián)電容諧振的需要.我還采用的是兩個MOSFET并聯(lián)的方式,以降低功率管的導(dǎo)通損耗.但效率也不是很高,只有89%左右.
其實我在滯后臂也采用了RCD吸收,因為劍鋒快100V了,增加RCD變?yōu)榱?2V左右.增加后感覺軟開關(guān)不象軟開關(guān),有些不倫不類的感覺.
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leowang2002
LV.4
14
2008-08-27 12:24
@yuanwen
什么去磁繞組?能夠說明白一點,謝謝!    我采用就是一個很普通的移相全橋電路,控制芯片采用的是UCC3995,由于輸入電壓很低且輸入電流很大,故沒有增加諧振電感,其變壓器的漏感足以滿足MOSFET中DS上節(jié)電容與并聯(lián)電容諧振的需要.我還采用的是兩個MOSFET并聯(lián)的方式,以降低功率管的導(dǎo)通損耗.但效率也不是很高,只有89%左右.其實我在滯后臂也采用了RCD吸收,因為劍鋒快100V了,增加RCD變?yōu)榱?2V左右.增加后感覺軟開關(guān)不象軟開關(guān),有些不倫不類的感覺.
增加電容肯定可以減少PEAK Voltage,但是問題是效率會降低一點點.而且,電容容量不可太大.去磁繞組不可行的.
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samszapl
LV.5
15
2008-08-27 15:44
樓主要不要換個MOS試一下啊,IXYS公司的IXTP130N10T(130A,100V)Rds<=8.5hom ,Rds typ=7.0hom,我相信如果Rds低一些,應(yīng)該對提高效率有所幫助.而且該型號的Ciss=4100Pf,小于STW120N10的5200pf.如果有興趣請聯(lián)系sam@szapl.com
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liamren
LV.2
16
2011-10-08 17:09
@leowang2002
增加電容肯定可以減少PEAKVoltage,但是問題是效率會降低一點點.而且,電容容量不可太大.去磁繞組不可行的.
我用的是LLC諧振拓?fù)?,在MOS上并了一個471電容,根椐P=1/2CV方*f,算出來,這里的損耗在半載時有3W多,150W的機子,有點兒嚇人
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leowang2002
LV.4
17
2011-10-30 21:54
@liamren
我用的是LLC諧振拓?fù)?,在MOS上并了一個471電容,根椐P=1/2CV方*f,算出來,這里的損耗在半載時有3W多,150W的機子,有點兒嚇人

太大了,47 就差不多了

 

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fyfandy520
LV.4
18
2011-11-01 19:42

我以前做24V升360V移項全橋也出現(xiàn)過這種情況。當(dāng)時用的是IR的一種管子,三只并的。我覺得你現(xiàn)在的關(guān)鍵問題不是怎么去吸收這個尖峰,而是降下來。尖峰大關(guān)斷損耗大。因為你現(xiàn)在是移相全橋,是軟開啟的,也就是說沒有開啟損耗的,可以并聯(lián)電容去吸收損耗。而并聯(lián)電容還有一個好處就是可以減小關(guān)斷損耗。也是就關(guān)斷時延長了電壓上升的時間的,而電流下降的時間沒有變,電流電壓的交點變低,損耗也會變小。但是,由于你這個地方的輸入電流很大,并聯(lián)電容后,由于電容ESR的存在,電容上也會消耗功率,電容會很熱,甚至裂開。我當(dāng)時就出現(xiàn)過這種情況。

我覺得你可以考慮看一下你的驅(qū)動,如果你的驅(qū)動電阻小的話,開關(guān)速度很快,那么關(guān)斷的尖峰當(dāng)然會大,加電容只是不得已而為之的辦法,得從根本上解決。一般情況下,MOS的驅(qū)動波形從0V上升到10V在500ns附近比較合適,太慢會導(dǎo)致在死區(qū)時間內(nèi)關(guān)斷不了,造成上下管直通,太快電壓尖峰會很高,關(guān)斷損耗也會很大,因為電流和電壓交匯點太高。

在不并電容的情況下將尖峰調(diào)到很小,然后并聯(lián)較小電容去延長電壓下降時間,減小關(guān)斷損耗。我們現(xiàn)在超前臂并聯(lián)的電容是682,滯后臂是222,24V輸入情況下電壓尖峰是28V,比較理想,三分之一載時DS間關(guān)斷時電壓升到最高用的時間是600ns。MOS管的型號是IRFB4110,Rg為22歐。

希望能給你點幫助,如果不對的地方請大家輕拍,謝謝!

1
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ctx1211
LV.7
19
2011-11-01 21:04
這個有什么關(guān)系嘛?并聯(lián)的電容應(yīng)該是起到一個snubber的作用
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2011-11-02 09:15
@ctx1211
這個有什么關(guān)系嘛?并聯(lián)的電容應(yīng)該是起到一個snubber的作用
貼片電容進來學(xué)習(xí) 順便頂一下
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2013-07-24 10:43
0
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2013-07-24 10:44
 
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2013-07-24 11:13
首先,需要搞清楚的是,并聯(lián)電容后使你的電壓尖峰下降,這就說明了電容中儲存了大量的能力,這個能量怎么釋放?必然就要通過你的MOS管,所以你的管子發(fā)熱就不足為奇了。
0
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dl36520
LV.5
24
2013-07-24 11:15
@yuanwen
什么去磁繞組?能夠說明白一點,謝謝!    我采用就是一個很普通的移相全橋電路,控制芯片采用的是UCC3995,由于輸入電壓很低且輸入電流很大,故沒有增加諧振電感,其變壓器的漏感足以滿足MOSFET中DS上節(jié)電容與并聯(lián)電容諧振的需要.我還采用的是兩個MOSFET并聯(lián)的方式,以降低功率管的導(dǎo)通損耗.但效率也不是很高,只有89%左右.其實我在滯后臂也采用了RCD吸收,因為劍鋒快100V了,增加RCD變?yōu)榱?2V左右.增加后感覺軟開關(guān)不象軟開關(guān),有些不倫不類的感覺.
沒有做過升壓的,不過我們以前的移相全橋都有諧振電感的,開關(guān)沒有并電容,用的RD吸收
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鄭伊兒
LV.1
25
2013-09-03 13:06
@飛鳥拒絕悲傷
首先,需要搞清楚的是,并聯(lián)電容后使你的電壓尖峰下降,這就說明了電容中儲存了大量的能力,這個能量怎么釋放?必然就要通過你的MOS管,所以你的管子發(fā)熱就不足為奇了。
不知道各位有沒有遇到過在DS腳加了電容MOS的溫升還小一些,效率還高一些的
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chenzhichao
LV.1
26
2015-11-25 19:58
@鄭伊兒
不知道各位有沒有遇到過在DS腳加了電容MOS的溫升還小一些,效率還高一些的
我遇到過,確實可以提高效率,和減小溫升,不過漏極波形振蕩厲害
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2015-11-25 21:42
@yuanwen
上升的速度是變緩了,但是電流的關(guān)斷時間沒有發(fā)生太大變化(電流的下降時間主要取決于諧振電感與變壓器的漏感),電壓上升的過程中,電流已經(jīng)下降到零.該電流波形我測試過,因此我認(rèn)為關(guān)斷損耗應(yīng)該下降了不少.    但是電容太大,MOSFET管開通時,需要經(jīng)過MOSFET將并聯(lián)電容上的能量放掉(1/2CU2),如果再乘一個開關(guān)頻率,也就是計算1s內(nèi)電容上需要通過MOSFET釋放的能量,那就比較大了.    但有什么方法可以兼顧呢?
學(xué)習(xí)了,謝謝
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2015-11-25 21:42
@yuanwen
難道就沒有高手碰到這個問題,還是大家不愿賜教?
同問,求高手
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andy6
LV.6
29
2015-11-26 12:06
@chenzhichao
我遇到過,確實可以提高效率,和減小溫升,不過漏極波形振蕩厲害
對EMI問題有很大改善,吸收了一定的尖峰,應(yīng)該會影響效率
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