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如何降低反激電源MOSFET的VDS（尖峰）？羅列方案

如何降低反激電源MOSFET的VDS（尖峰）？羅列方案
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rockyy
LV.6
2
2013-11-20 22:12

1.調(diào)整RCD吸收回路，加大吸收電容，可以吸收尖峰，但是會(huì)影響效率

2.調(diào)整變壓器的結(jié)構(gòu)，降低變壓器的漏感

3.PCB的layout也會(huì)影響VDS的電壓

4.輸出二極管選擇反向恢復(fù)時(shí)間較短的肖特基，這個(gè)可能會(huì)引起開(kāi)關(guān)管導(dǎo)通時(shí)會(huì)產(chǎn)生一個(gè)尖峰

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flute
LV.8
3
2014-02-13 16:55
@rockyy
1.調(diào)整RCD吸收回路，加大吸收電容，可以吸收尖峰，但是會(huì)影響效率2.調(diào)整變壓器的結(jié)構(gòu)，降低變壓器的漏感3.PCB的layout也會(huì)影響VDS的電壓4.輸出二極管選擇反向恢復(fù)時(shí)間較短的肖特基，這個(gè)可能會(huì)引起開(kāi)關(guān)管導(dǎo)通時(shí)會(huì)產(chǎn)生一個(gè)尖峰

FET驅(qū)動(dòng)電阻或者二極管/三極管(驅(qū)動(dòng)線路）（決定on/off)對(duì)VDS影響大嗎？

 

up!

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2014-02-22 00:17
@rockyy
1.調(diào)整RCD吸收回路，加大吸收電容，可以吸收尖峰，但是會(huì)影響效率2.調(diào)整變壓器的結(jié)構(gòu)，降低變壓器的漏感3.PCB的layout也會(huì)影響VDS的電壓4.輸出二極管選擇反向恢復(fù)時(shí)間較短的肖特基，這個(gè)可能會(huì)引起開(kāi)關(guān)管導(dǎo)通時(shí)會(huì)產(chǎn)生一個(gè)尖峰
在DS間并電容
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rockyy
LV.6
5
2014-02-24 22:17
@flute
FET驅(qū)動(dòng)電阻或者二極管/三極管(驅(qū)動(dòng)線路）（決定on/off)對(duì)VDS影響大嗎？ up!
這個(gè)驅(qū)動(dòng)電阻決定了驅(qū)動(dòng)的快慢，對(duì)EMI和整機(jī)效率的影響較大，應(yīng)該對(duì)VDS的波形沒(méi)什么關(guān)系吧
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flute
LV.8
6
2014-02-27 08:48
@rockyy
這個(gè)驅(qū)動(dòng)電阻決定了驅(qū)動(dòng)的快慢，對(duì)EMI和整機(jī)效率的影響較大，應(yīng)該對(duì)VDS的波形沒(méi)什么關(guān)系吧
當(dāng)然有關(guān)系
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flute
LV.8
7
2014-02-27 08:50
@湖之一二
在DS間并電容

FET本身的Cgs,Cgd影響FET的VDS么，有多大影響呢

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2014-02-27 21:14
@rockyy
1.調(diào)整RCD吸收回路，加大吸收電容，可以吸收尖峰，但是會(huì)影響效率2.調(diào)整變壓器的結(jié)構(gòu)，降低變壓器的漏感3.PCB的layout也會(huì)影響VDS的電壓4.輸出二極管選擇反向恢復(fù)時(shí)間較短的肖特基，這個(gè)可能會(huì)引起開(kāi)關(guān)管導(dǎo)通時(shí)會(huì)產(chǎn)生一個(gè)尖峰
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