
5.10 時鐘分頻
PLL0的輸出必須向下分頻為更低頻率的信號才能用于CPU和USB模塊(如果USB的時鐘信號源是PLL0提供)。提供給USB模塊的分頻器是獨立的,因為USB的時鐘要求必須是準確的48MHz而且有50%的占空比。分頻給CPU的信號成為CCLK時鐘,并且再分頻成為各個片內外設的驅動時鐘。圖5.14出了LPC17xx的PLL0和時鐘分頻的結構框圖。
圖5.14 PLL0和時鐘分頻的結構框圖
1.CPU時鐘配置寄存器CPU Clock Configuration register(CCLKCFG 0x400F C104)
CCLKCFG寄存器控制PLL0的分頻輸出提供給CPU。如果不使用PLL0,則分頻值為1。
提示:當應用使用USB接口時,CCLK必須至少是18MHz以保證支持USB模塊的內部操作。
表5.21 CPU時鐘配置寄存器
CCLK的值為PLL的輸出頻率除以CCLKSEL+1。當CCLKSEL的值為1時,CCLK的值為PLL輸出頻率的一半。
2.USB時鐘配置寄存器USB Clock Configuration register(USBCLKCFG 0x400F C108)
提示:該寄存器只有在PLL1禁用時才有效。如果PLL1使能,PLL1的輸出將自動用于USB的時鐘源,并且PLL1必須配置為適合USB模組的48MHz信號輸出。
USBCLKCFG寄存器控制PLL0的分頻輸出提供給USB模塊。PLL0輸出必須在PLL可操作范圍內被分頻出適合USB時鐘頻率的48MHz并且有50%占空比的信號。
提示:內部RC時鐘不能用于為USB提供時鐘信號,因為USB的應用需要更高的精度。
表5.22 USB時鐘配置寄存器
3.IRC整理寄存器IRC Trim Register(IRCTRIM 0x400F C1A4)
該寄存器用于整理片內4MHz的晶振。
表5.23 IRC整理寄存器
4.外設時鐘選擇寄存器0和1 Peripheral Clock Selection registers 0 and 1(PCLKSEL0 0x400F C1A8 和 PCLKSEL1 0x400F C1AC)
這一對寄存器中的每兩位控制一個外設的時鐘,其取值意義如表5.24和表5.25所示。
表5.24 外設時鐘選擇寄存器0
表5.25 外設時鐘選擇寄存器1
表5.26 外設時鐘選擇寄存器位置
聲明:本內容為作者獨立觀點,不代表電源網(wǎng)。本網(wǎng)站原創(chuàng)內容,如需轉載,請注明出處;本網(wǎng)站轉載的內容(文章、圖片、視頻)等資料版權歸原作者所有。如我們采用了您不宜公開的文章或圖片,未能及時和您確認,避免給雙方造成不必要的經濟損失,請電郵聯(lián)系我們,以便迅速采取適當處理措施;歡迎投稿,郵箱∶editor@netbroad.com。
微信關注 | ||
![]() |
技術專題 | 更多>> | |
![]() |
技術專題之EMC |
![]() |
技術專題之PCB |